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STARCとケイデンス、32/28ナノメーターのSilicon Realization向けに「In-Design DFM」フローを開発

In-Design DFMフローにより、DFMサインオフ期間が従来の手法と比較して100分の1に短縮

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下ケイデンス)は、1月24日(米国現地時間)、日本のエレクトロニクス企業のコンソーシアムである株式会社半導体理工学研究センター(Semiconductor Technology Academic Research Center、以下STARC)とケイデンスが協業して、ケイデンス・ツールをベースにした32/28ナノメーター向けの革新的な新DFMフローを構築したと発表しました。この「in-design DFM(注)」フローは、業界で多くの賞を受賞しているケイデンスのEncounter® Digital Implementation (EDI) Systemを、インプリメンテーション全体の基盤として使用しており、STARC開発のSTARCAD-CELメソドロジで実現したフローでは、業界における従来のDFM手法と比較して、チップのDFMサインオフにかかる時間を100分の1までに短縮します。

STARCは、チップ開発においてDFMの作業をインプリメンテーションに組み入れ、これまでのモデルベースのアプローチから新しいパターン・マッチングのテクノロジを導入した結果、生産性を向上させることができました。この新しいフローは、32/28ナノメーター領域におけるケイデンスとSTARCとの長期にわたる協業の成果であり、「Silicon Realization(シリコンの実現)」をさらに拡大するものです。

このインプリメンテーション向けのin-designフローは、設計制約を守り、製造モデルとルールの高精度な抽象化を活用して、DFMのばらつきのホットスポットを解決し、超高速にシリコンの収束を実現することを主眼としています。このフローは、あらゆるホットスポットの防止、最適化、および高い精度でのシリコン確定のためのあらゆる要素を網羅しています。フローには、NanoRouteが持つリソ防止機能、Cadence Litho Physical Analyzer、Cadence CMP Predictor およびLayout-Dependent -Effect Electrical Analyzerを含む、Silicon Realization向けケイデンスの中核ツール群の画期的で極めて高精度な抽象化テクノロジが使用されています。

これらのDFM機能は、EDI Systemに備わった抽出、タイミング、シグナル・インテグ
リティ、およびパワー解析などのin-designサインオフ機能と強固に統合され、連携を取りながらコンカレントな最適化を行います。そしてシステマティック、およびランダムな物理的、電気的な全体的ばらつきをより大きな内容で捉えながら、歩留まりの制限要因となるDFMのホットスポットに関するリスクを最低限に抑えます。

ケイデンスのSilicon Realization テクノロジを全面的に採用したSTARC例にみられるよう、設計チームは、当初の設計の意図を維持しながら、シリコンの不良やホットスポットのばらつきをパターン化して抽象化できるEncounter が持つDFM の先進的解析機能を活用することができます。STARCは、この高精度な抽象化機能により、EDI Systemを使用したデジタル・インプリメンテーション中に従来のスタンド・アロンのサインオフ手法と比較して、DFM解析にかかる時間を100分の1に短縮しました。さらに、STARC は、in-design DFM テクノロジがもたらす精度によって、DFMホットスポットを100%収束させ、DFMエラーを収束させるための作業期間を数日間短縮できました。
ケイデンスが提唱するEDA360ビジョンに合致したこのフローは、「設計意図の統合化」、「設計データの抽象化」、および「設計の収束」を実現する、包括的なSilicon Realizationのための製品を提供するというケイデンスの目標を支援するものです。

尚、今回の成果は、2010年1月27日、28日、パシフィコ横浜で開催されるElectronic and Design Solution Fair 2011の下記出展者セミナーにて詳細をご紹介します。
日時:1月28日(金)11:30〜12:15
場所:E205
タイトル:世界最高水準の32nm/28nm向けDFM設計環境
講師:STARCおよび日本ケイデンス
http://www.cadence.co.jp/edsf2011/seminar.html

STARCコメント:
西口 信行氏(執行役員、開発第1部長):
「32/28ナノメーター設計の複雑さに対応するためには、物理的、電気的なばらつきの双方に対処するDFMの課題を速やかに収束する厳しい性能と品質目標を定める必要がありました。新しいin-design DFM フローでは、品質を犠牲にすることなく、目標を超えた大幅な時間の短縮を達成できました。DFMのための高精度なモデリング機能と設計中に最適化を行う機能により、我々は、デジタル・インプリメンテーション作業中に高度な予防策を講じることができたため、その結果、サインオフにあたって時間を必要とする繰り返し作業を

回避できました。STARCの階層的アプローチとパターン・マッチング手法は、世界一級のリソ解析を実行し、フル・シミュレーション・ベースのリソ解析に比べ100倍の実行スピードをもたらしました。我々は、このフローが32/28ナノメーター以下の設計においては最も現実的なメソドロジだと確信しています。」

ケイデンス・コメント:
David Desharnais(米国ケイデンス、Group Director of Product Management):
「STARCとの最新の協業の成果として、厳格な精度の要求事項を満たし、設計チームが製造に設計をハンドオフするための貴重な時間を短縮してリスクを削減できるフローが完成しました。ケイデンスが推進するSilicon Realizationに関する両者の協業におけるいくつもの成果が、収益性と生産性のギャップを克服する先進的なフローとメソドロジをテクノロジ企業にもたらしました。」
(注)in-design DFM:設計工程の中で、各種DFMツールが統合・連携されたDFMのこと。
ケイデンスでは、EncounterデジタルIC設計プラットフォーム、およびVirtuoso®カスタムIC設計プラットフォームをベースとしている。

CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
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