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VDEC高位設計セミナー 開催のお知らせ

VLSIに対する最先端デザイン・メソドロジ・高性能設計と機能検証/デバッグに関してご説明させていただきます。

RealIntent社、SpringSoft社、Nextop社、Maxeler Technology社による
問題とソリューションに関するテクニカル・セッションです。

【日時】
2011年2月2日(水) 10:00-20:00 (懇親会17:00-20:00)

【場所】
東京大学 武田先端知ビル 5階 武田ホール

【事前登録】
下記のサイトよりご登録をお願いいたします。
http://www.vdec.u-tokyo.ac.jp/Refresh/2010_high/announce.html

【抽選会】
イブニング・レセプション(参加費用無料)にて、抽選でiPadが当ります。

【セミナー概要】
平成22年度VDEC高位設計セミナーを"Advanced design methodology for VLSI -Hot topics in high-performance designs and their functional verification & debugging-"と題し、2月2日に東京大学武田先端知ビルにて開催致します。
本セミナーでは、実際の大規模VLSI設計の現場で現在起こっている問題とその解決法を解説します。講師には、高性能VLSIの設計や設計支援ツールの研究開発に実際に携わっているEDAベンダー等の技術者を予定しています。設計検証とデバッグにおける最新トピックスを中心に全7件の講演を予定しております。加えて、講演で解説された検証・デバッグ技術を体験できるEDAベンダーによるツールデモも行われます。多くの皆様のご参加をお待ちしております。
本セミナーでの講演は全て英語で行います
大学関係者(学生・教員、VDECユーザでなくても可)だけではなく、企業の技術者の方も参加可能です
講演は、VLSI設計の基本的な知識さえあれば、学生でも十分に理解可能です。

【プログラム】
10:00 Keynote: Acceleration of Verification and Verification of Acceleration
Oskar Mencer (CEO, Maxeler Technologies)
10:40 Efficient and Practical Prevention of X-Related Bugs
Pranav Ashar (CTO, Real Intent)
11:20 Functional Qualification of Verification Environments for Digital Logic Design
Bindesh Patel (Technology manager, SpringSoft)
12:00 Lunch break
13:30 Acceleration of numeric calculations on FPGAs
Akira Fukui (Graduate student, The University of Tokyo)
14:10 Assertion Synthesis: Enabling Assertion-Based Verification For Simulation, Formal and Emulation Flows
Yunshan Zhu (CEO, Nextop)
14:50 Mini break
15:00 Innovative Efficiencies for Understanding SystemVerilog Testbench Behavior
Bindesh Patel (Technology manager, SpringSoft)
15:40 What You Need to Know for Effective CDC Verification
Pranav Ashar (CTO, Real Intent)
16:20 Demo/Poster Sessions (-20:00)
17:00 Reception (-20:00)



主催者

メディアパートナー

Tech-On

EDN Japan

半導体産業新聞

EE Times Japan

同時開催

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