出展者詳細 イノテック(株)
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イノテック(株)
INNOTECH CORPORATION

出展物紹介

Arteris:Arteris社はSoCの性能アップ、低消費電力化、サイズ削減を実現する為のNoCソリューションをご提供致します。そしてインターコネクト設計・検証期間は数日で完成する事ができるようになります。

Avalent Technologies:Avalent社は独自開発のCPUを持つカスタムLSIのターンキーベンダーでアナログ、ミックスドシグナルSoCにも多くの実績を持ち、高品質な設計をご提供いたします。
仕様レベルからお客様に最適なLSIソリューションをご提案いたします。

Calypto Design Systems: カリプト社はRTLでの低消費電力ソリューション PowerProファミリとシステムレベルからのシーケンシャル等価性検証のSLECファミリの二つの製品群を提供します。

Duolog Technologies: Duolog社SocratesはIPメタデータの管理、アーキテクチャ設計、設計データの自動生成により効率的なSoCリアライゼーション環境を提供します。

MoDeCH:モーデック社は、回路の現実的なバラツキまで高精度に予測できる統計解析モデリングなどアナログ設計の品質を向上させる製品及び独自のサービスをご紹介いたします。

Target:ASIPテクノロジは、従来のRTLと同等の効率的なIPをSoC設計者が定義することを可能にします。また、結果として生成されるブロックには柔軟性がありプログラマブルです。Target社のIP Designerツールは、このようなASIPテクノロジを使った設計を可能にします。

TowerJazz: SiGeBiCMOS/RFCMOS/BCD/CISプロセスを提供するアナログ専門のシリコンファウンドリ。 特に高周波,ハイエンドMS,電源,高耐圧向けLSIに最適です。

弊社では特徴のあるアナログ・デジタル各種IPを取り扱っておりベンダーに関わらず一括で技術的なサポートをすることで、LSI設計に対するお客様の負担を軽減するお手伝いをいたします。

・Rapid Bridge社: 
業界最小エリアのDDR2/3, USB 2.0 PHY、各種I/O、SerDesなど
・Cosmic Circuit社:
 豊富な実績がある低消費電力ADC/DAC、Power Managementなど
・Transwitch社:
 業界一の高解像度ビデオ向け HDMI+DisplayPortなど
・Menta社:
 フレキシブルな埋め込み型FPGA IP
・Kool Chip社:
 高速アプリケーション向けSerDes IP

その他のIPも取り扱っておりますので、何かお探しのIPがございましたらまずは弊社ブースまでお越しください!


Arteris:Arteris will provide information on how chip design teams can improve performance, power consumption and die size of systems-on-chip (SoC). With the Arteris IP configuration tool suite, design and verification can be done easily, in a matter of days or even hours.

Calypto Design Systems: Calypto empowers designers to create the highest quality and lowest power electronic systems by providing best-in-class power optimization and functional verification products.

Duolog Technologies: Duolog's Socrates is key enabler that allows SoC realization teams to mange "the data about their data" and automatic design data generation.

Target:ASIP technology enables SoC designers to definedifferentiating IP that is as efficient as fixed-function RTL, yet the resulting block is still programmable. Target's IP Designer is the best in class product in this space.

TowerJazz: Analog-Intensive Mixed-Signal foundry focused on SiGeBiCMOS/RFCMOS/BCD/CIS process.


出展者セミナー

1月27日(木) 時間:15:30 〜 16:15   会場:DM3
マルチコアSoCの設計を促進するためのコンパイル・ツールのご紹介
Gert Goossens
Target Compiler Technologies N.V. CEO
マルチコア・システムは一般的になりつつあります。最新のパソコンはほぼ全て、マルチコアCPUテクノロジを利用しています。しかし、マルチコア・コンセプトはCPUメーカーが注目するずっと前から、他の場所で定着していました。以前から、組込みSoCの設計者達は既に、マルチコア・ソリューションによってもたらされる並列性を利用することによって、スループットと電力消費量を最適化できると考えていました。しかしまだ、マルチコアSoCの設計は複雑で、手間が掛かる作業です。より早く製品を市場に展開しなければならない場合、SoCアーキテクチャのマニュアル設計はもはや選択肢にはならないかもしれません。設計のプロセスを緩和するために、新規の促進が必要です。Target社は、コンパイル・ツールがその促進になると考えています。
Target社は組込みマルチコア設計への2方面からのコンパイル・アプローチを提案します:
- ASIP(アプリケーション特化のプロセッサ)の形式で個々のプロセッサコアのデザインに効率的なツールを提供します。これらのツールは、各ASIPが必要なスループットと電力消費量とプログラマビリティの間の正しいバランスを提供するために迅速なアーキテクチャの最適化を可能にします。各ASIPには、効率的なCコンパイラを含めたソフトウェア開発キットも自動的に生成されます。
さらに、複数のASIPの上のアプリケーションの並列化のために新しいツールを提案します。アプリケーションのCソースコードは、SoCの全てのASIPのための別々のCプログラムに変換され、プロセッサ間の通信と同期のためのコードを含みます。ターゲットとなるASIPのCコンパイラを使用することで、これらのCプログラムをコンパイルすることが可能になります。
1月27日(木)
世界初
新製品
時間:15:30 〜 16:15   会場:E206
SPICEと実測値の誤差を解消する画期的なアナログ設計ツールのご紹介。
辻本貴志
デザインソリューション本部 DS営業部 DS営業グループ 技師
本セミナーでは、モーデック社の高精度アナログ回路設計プラットフォーム
をご紹介いたします。
ご存じのようにアナログ回路設計においてシミューレーションの精度が重要と
なりますが、現状のコンパクトモデルでは全ての動作領域において実素子の
特性を合わせるのは難しいと言われております。
モーデック社の設計プラットフォームでは、SPICEシミュレーションと
実デバイス動作の誤差を回路レベルで解析することが可能となります。
それにより、回路的にクリティカルな箇所を判別、製造後のデバイス動作の
予測などが可能となり、リスピン低減、歩留まり改善に効果がございます。
1月27日(木)
新製品
時間:16:30 〜 17:15   会場:DM3
IPのメタデータ管理によるSoCリアライゼーションの加速
Brian Clinton
Duolog Technologies Ltd. VP Worldwide Product and Customer Support
SoCリアライゼーション・チームは非常に複雑化するサプライチェーンとデータを管理しなければいけない一方でスケジュールの短縮、コスト削減、機能の追加をしなければいけないという大きな課題に直面しています。プロセスの効率化を図るためには設計フローを通じて、常に最新の、客観的な、正確な情報を使用する必要があります。マルチソース、マルチフォーマットの大量なデータの管理、調整、自動化はリアライゼーション・プロセスの効率化には欠かせないものになってきています。Duolog社Socratesは、"それらのデータについてのデータ" (メタデータ)を効率的に管理することができSoCリアライゼーションを加速します。
1月28日(金)
新製品
時間:14:30 〜 15:15   会場:DM4
IPのメタデータ管理によるSoCリアライゼーションの加速
Brian Clinton
Duolog Technologies Ltd. VP Worldwide Product and Customer Support
SoCリアライゼーション・チームは非常に複雑化するサプライチェーンとデータを管理しなければいけない一方でスケジュールの短縮、コスト削減、機能の追加をしなければいけないという大きな課題に直面しています。プロセスの効率化を図るためには設計フローを通じて、常に最新の、客観的な、正確な情報を使用する必要があります。マルチソース、マルチフォーマットの大量なデータの管理、調整、自動化はリアライゼーション・プロセスの効率化には欠かせないものになってきています。Duolog社Socratesは、"それらのデータについてのデータ" (メタデータ)を効率的に管理することができSoCリアライゼーションを加速します。
1月28日(金)
世界初
新製品
時間:14:30 〜 15:15   会場:DM1
SPICEと実測値の誤差を解消する画期的なアナログ設計ツールのご紹介。
辻本貴志
デザインソリューション本部 DS営業部 DS営業グループ 技師
本セミナーでは、モーデック社の高精度アナログ回路設計プラットフォーム
をご紹介いたします。
ご存じのようにアナログ回路設計においてシミューレーションの精度が重要と
なりますが、現状のコンパクトモデルでは全ての動作領域において実素子の
特性を合わせるのは難しいと言われております。
モーデック社の設計プラットフォームでは、SPICEシミュレーションと
実デバイス動作の誤差を回路レベルで解析することが可能となります。
それにより、回路的にクリティカルな箇所を判別、製造後のデバイス動作の
予測などが可能となり、リスピン低減、歩留まり改善に効果がございます。
1月28日(金) 時間:15:30 〜 16:15   会場:DM3
ハイスピード、ハイパフォーマンス、ローパワーのインターコネクトをArteris社のNoCで実現!
沈 銘
ICソリューション本部 CDSプロダクト営業部 PS1グループ 技師
Arteris社は家電、モバイル、自動車などのアプリケーション向けSoCの性能アップ、低消費電力化、サイズ削減のソリューションをご提供致します。
従来のSoCバス及びクロースバーインターコネクトのアプローチは、アーキテクチャデザイナー、デジタルデザイナー、フィジカルデザイナー及びインプレメント設計者に、SoCを開発・設計する上で重大な問題を発生させてしまいます。例えば、ワイヤ数の多さ、消費電力と熱の増加、なかなか収束できないタイミングクロージャ、配線混雑による大サイズの増加、及び派生品の開発の難し等です。
現在、AXI、OCP、AHBもしくは内製プロトコル等、いかなるプロトコルを利用されていても、Arteris Network-on-Chip(NoC)インターコネクトなら、ほぼ半分のワイヤを減らし、ゲートカウント削減及びフロアプランコンパクト化を実現する事が可能になります。各コネクションのビット幅の調整、各トランザクションのプライオリティの設定を自由におこなう事が可能で、結果としてレイテンシーと帯域両方の要求を満す事ができるようになります。さらにArterisツールを利用すれば、設計・検証は数時間から数日で完成する事ができるようになります。

Arteris will provide information on how chip design teams can improve performance, power consumption and die size of systems-on-chip (SoC) for consumer electronics, mobile, automotive and other applications. Traditional bus and crossbar interconnect approaches create serious problems for architects, digital and physical designers, and integrators: Massive numbers of wires, increased heat and power consumption, failed timing closure, spaghetti-like routing congestion leading to increased die area, and difficulty making changes for derivatives.

Whether using AXI, OCP, AHB or a proprietary protocol, Arteris Network-on-Chip (NoC) interconnect IP reduces the number of wires by nearly one half, resulting in fewer gates and a more compact chip floor plan.
Having the option to configure each connection’s width, and each transaction’s dynamic priority, assures meeting latency and bandwidth requirements. And with the Arteris IP configuration tool suite, design and verification can be done easily, in a matter of days or even hours.
1月28日(金) 時間:15:30 〜 16:15   会場:E206
高精度デバイスモデリング技術の紹介
嶌末 政憲
株式会社モーデック 代表取締役
本セミナーでは、モーデック社の最新のモデリング関連サービスや製品
及びモデリングの枠を超えました設計ツールのご紹介をいたします。
高精度デバイスモデリング技術をコアとし、投資を抑えながら、設計効率
アップや歩留まり向上に繋がるアナログ製品開発に向けたトータルリューション
を提案いたします。
モデリングに関しては,チップ内のコンパクトモデルに留まらず、パッケージ
されたICに使われるIBISモデルの高精度化まで解説いたします。
また、統計解析モデリング技術による真のプロセスばらつきをコーナーモデルへ
反映するモデルメンテナンスや関連製品及びサービスのご紹介を行います.
更に、モデリングを極めたからこそ開発できた、新しい考え方を取り入れた
アナログ設計ツールの話題にまで及びます。
1月28日(金) 時間:16:30 〜 17:15   会場:DM4
マルチコアSoCの設計を促進するためのコンパイル・ツールのご紹介
Gert Goossens
Target Compiler Technologies N.V. CEO
マルチコア・システムは一般的になりつつあります。最新のパソコンはほぼ全て、マルチコアCPUテクノロジを利用しています。しかし、マルチコア・コンセプトはCPUメーカーが注目するずっと前から、他の場所で定着していました。以前から、組込みSoCの設計者達は既に、マルチコア・ソリューションによってもたらされる並列性を利用することによって、スループットと電力消費量を最適化できると考えていました。しかしまだ、マルチコアSoCの設計は複雑で、手間が掛かる作業です。より早く製品を市場に展開しなければならない場合、SoCアーキテクチャのマニュアル設計はもはや選択肢にはならないかもしれません。設計のプロセスを緩和するために、新規の促進が必要です。Target社は、コンパイル・ツールがその促進になると考えています。
Target社は組込みマルチコア設計への2方面からのコンパイル・アプローチを提案します:
- ASIP(アプリケーション特化のプロセッサ)の形式で個々のプロセッサコアのデザインに効率的なツールを提供します。これらのツールは、各ASIPが必要なスループットと電力消費量とプログラマビリティの間の正しいバランスを提供するために迅速なアーキテクチャの最適化を可能にします。各ASIPには、効率的なCコンパイラを含めたソフトウェア開発キットも自動的に生成されます。
さらに、複数のASIPの上のアプリケーションの並列化のために新しいツールを提案します。アプリケーションのCソースコードは、SoCの全てのASIPのための別々のCプログラムに変換され、プロセッサ間の通信と同期のためのコードを含みます。ターゲットとなるASIPのCコンパイラを使用することで、これらのCプログラムをコンパイルすることが可能になります。

連絡先

ICソリューション本部

IC Solution B.U.

TEL:045-474-2293      FAX:045-474-2395
E-mail:ics-promo@innotech.co.jp
URL:http://www.innotech.co.jp

所在地

〒222-8580
神奈川県横浜市港北区新横浜3-17-6

3-17-6 Shinyokohama Kouhoku-ku Yokohama-Shi,Kanagawa 222-8580,Japan

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