出展者詳細 日本シノプシス合同会社
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日本シノプシス合同会社
Nihon Synopsys G.K.

出展物紹介

所望のアプリケーションに対応したシステム開発と組み込みソフトウェア開発環境(C言語ベース/モデルベースの高位合成、アルゴリズム/アーキテクチャ/プロセッサ開発、バーチャル・プロトタイピング、ハードウェア・プロトタイピング、IP)を、マーケティング・メッセージとしてではなく、現実のソリューションとしてお届けしているのはシノプシスだけです。
IPは、システムレベル・ライブラリやロジック・ライブラリからインターフェースIP/アナログIP/コンフィギュアラブル・コア/SoCインフラストラクチャIP/エンベデッド・メモリIPそして検証用IPにいたるまで完全網羅し、EDA業界最大のIPプロバイダーとしてのポジションをさらに強化しました。
さらに、プロジェクト・スタートとテープアウト・チェックの自動化、GUIで視覚化されたプロジェクト管理環境、豊富なテープアウト実績をもつRTL-to-GDSII設計フローでSoCの収益基盤を強化する製造直結の設計環境Lynx Design Systemも、シノプシスしかご提供できないソリューションです。
そして、タイミング/面積/パワー/テスト性/歩留まりをコンカレントに自動最適化するデジタル&アナログ・インプリメント&サインオフ・プラットフォームと、機能/パワーからミックスドシグナル/リライアビリティ/マニュファクチャビリティにいたるまでの完全なベリフィケーション・プラットフォームがお客様のSoC開発プロジェクトの成功をお約束します。
システムレベル設計からシリコン製造までのすべての開発工程をインプリメントとベリフィケーションの両面で完全にサポートできる業界唯一のEDAソリューション・プロバイダー、それがシノプシスです。

ブース・ステージでは、お客様が設計事例をご発表、設計者の皆様の「生の声」をお聴きください。恒例となりました抽選会もお楽しみに!


出展者セミナー

1月27日(木) 時間:13:30 〜 14:15   会場:DM6
タイミング解析容量を5億インスタンス超に拡大
〜スタティック・サインオフ統合環境PrimeTime アップデート〜

桂田 陸平
技術本部 インプリメンテーション・グループ
PrimeTime 2010.12バージョンのマルチスレッド解析は、マルチコアを使用した設計・解析環境を想定し、CPU開発企業の動向に合わせてシングルコアでのパフォーマンスはもとよりマルチコアのパフォーマンスも改善しました。またクロック制約が多数化/複雑化する設計環境の下、制約の目視が困難になってきております。PrimeTimeのGUIでは、クロック概略図やクロックマトリックスを表示することにより、クロックドメイン間を確認できます。本セミナーでは、これらのエンハンスメントの他、新クロックメッシュ解析、DRC、および次世代ECO機能などの最新情報をご紹介いたします。
1月27日(木) 時間:14:30 〜 15:15   会場:E205
UPF初心者!のためのチュートリアル
粂田 寛治
技術本部 フィジカルデザイン・グループ
ますます加熱するエコロジー指向によって、半導体業界においてはチップの消費電力をいかに削減するか、またいかに設計効率を向上させるかが、より重要なファクタとなっています。かつては携帯機器など、ごく一部のバッテリー駆動製品のみに適用されていたマルチVDD や電源遮断の設計技法は、今や据え置き型機器のデバイスにも積極的に採用されています。そして、ローパワーデザインのインプリメンテーション/検証では、業界標準のパワーフォーマット UPFを採用した設計手法が積極的に採用される段階になりました。本セッションは、UPFを初めて利用する、もしくは初めてUPFを書く設計者を対象とした、UPFのショート・トレーニングです。UPFで定義するパワー制約の内容を、簡単なデザインを用いて具体的にご紹介いたします。あわせてUPFフローの利点に関してもご紹介いたします。UPF初心者のみなさん!是非ご参加ください!
1月27日(木) 時間:15:30 〜 16:15   会場:E205
USB3付デジカメはこう作れ!
〜IPチュートリアル〜

朝長 宜央
技術本部 ソリューション・グループ
USB3付のデジタル・カメラのデザインを題材に、シノプシスのIPを用いたUSB3機能の実現方法を解説します。インプリメンテーションIPとベリフィケーションIPの使いこなしどころは?性能の評価は?気になる疑問にお答えします。あわせて、FPGAベース・ハードウェア・プロトタイプ、バーチャル・プロトタイプ、システム・レベル・ライブラリIPを用いた、ソフトウェアの先行開発を含めた実証検証環境もご紹介いたします。
1月27日(木) 時間:16:30 〜 17:15   会場:E204
今日から始めるカバレッジ・ドリブン検証
〜効果的なカバレッジ収束のために〜

杉江 誠
技術本部 ベリフィケーション・グループ
あなたのテストベンチはどれぐらい設計品質を保証できていますか?検証内容を評価する手段として、数値化された検証の網羅率を利用するカバレッジ・ドリブン検証が注目されています。カバレッジ解析対象には、コード、機能、テストシナリオなど様々なものが考えられますが、これらを効果的に利用することで検証品質の評価と向上が可能です。本セッションでは、RTL設計/検証に携わる方向けに、各種カバレッジ解析について概説し、使い所や管理方法、また収束手法についてご紹介いたします。
1月27日(木) 時間:17:30 〜 18:15   会場:E205
TCAD-Saber linkによるパワーデバイスの高精度回路解析
田中 雅浩
技術本部 シリコン・エンジニアリング・グループ
エネルギー問題/環境問題がクローズアップされている現在、IGBTやパワーMOSFETなどパワーデバイスの重要性は日々高まっています。特に、適切なSPICEモデルが存在しないパワーデバイスに対しては、周辺回路を含めたシステムとしての最適化が課題となります。シノプシスでは、定評のあるプロセス・デバイスシミュレータを中心に、パワーデバイスに関する様々な課題を解決するための先進的なソリューションをご提供しています。今回、半導体プロセス・デバイスシミュレータSentaurusとミックスドシグナル・ミックスドドメインシミュレータSaberの組み合わせによる、簡便で高精度な電源システム・シミュレーション環境“TCAD-Saber link”を構築いたしました。このセッションでは、これらの環境をご紹介いたします。
1月28日(金) 時間:10:30 〜 11:15   会場:DM1
シノプシス最新テクノロジを使用したSTARCの超低消費電力テスト設計環境の取り組み

(株)半導体理工学研究センター 開発第2部 テスト&故障解析開発室 研究員 渡辺 仁 日本シノプシス合同会社 技術本部 テストフロー・グループ 高梨 武紀
過去10年間、半導体設計の分野で最も重要な課題は、テストコストと消費電力の削減と言えるでしょう。設計者は新しいさまざまな回路設計手法を検討して、ムーアの法則を上回るペースでテストコストと消費電力の削減を図っていく必要があります。本セミナーでは、UPF準拠のテストツール群DFTMAX/TetraMAX ATPGの最新テクノロジを使用したSTARCにおける低消費電力設計環境の共同開発とその効果についてご紹介いたします。
1月28日(金) 時間:10:30 〜 11:15   会場:E206
トランジスタレベル回路と電磁界の連携解析手法

アンシス・ジャパン(株)マーケティング&ビジネスディベロップメント部 門田 和博        日本シノプシス合同会社 技術本部 AMSグループ 加藤 亮平
近年のデジタル回路は高速化、高密度化、低電圧化が著しく進んでおり、装置設計、基板設計においても高速伝送信号の品質保証(Signal Integrity)が必要不可欠です。このセッションでは、HSPICEとAnsoft Designerを用いたSI検証における回路と電磁界シミュレータの連携解析手法についてご紹介いたします。また、大規模Sパラメータ解析でのパフォーマンス改善、メモリ使用量削減およびPassivity保証などの諸課題と、これらに対するHSPICEのアプローチについてもご紹介いたします。
1月28日(金) 時間:11:30 〜 12:15   会場:DM6
スタティック/ダイナミックなIR ドロップ/電源EM解析サインオフツール PrimeRail
〜設計フローに統合された"In-Design"パワー・インテグリティ検証 〜

芝 直志
技術本部 フィジカルデザイン・グループ
最先端プロセスにおける電源ノイズの影響の深刻化に伴い、設計フロー中での電源ネットワーク解析が必須となっています。さらに、先端デザインの設計期間の短縮化に伴い、効率的/包括的な“設計-検証-改修”ソリューションが必要とされています。本セミナーでは、シノプシスが提供する電源ネットワーク解析ツールPrimeRailと、これらの諸問題に対応した包括的な電源ネットワーク設計ソリューション“In-Design Rail Analysis ”をご紹介いたします。
1月28日(金) 時間:11:30 〜 12:15   会場:E206
素早くEditそしてLayout!カスタム設計プラットフォーム Galaxy Custom Designer
福谷 康輔
技術本部 AMSグループ
Galaxy Custom Designerは、フロントエンドおよびバックエンドのアナログ/カスタム設計環境の統合と弊社デジタル・インプリメンテーション・プラットフォーム IC Compilerとのリンクにより、カスタムブロックを含む大規模SoCに柔軟に対応できるデジタル/アナログ設計プラットフォームをご提供いたします。Custom Designerなら、OpenAccessデータベースとiPDKに準拠することにより、ファウンドリおよび各社設計プラットフォームとのインターオペラブルな設計環境を構築できます。本セミナーでは、Galaxy Custom Designerの最新機能と採用事例をご紹介いたします。
1月28日(金) 時間:12:30 〜 13:15   会場:F202
PrimeTime Special Interest Group(ランチ付き): 次世代のECOテクノロジ
米国シノプシス社、R&Dディレクター Bill Shu
(株)東芝 山田 秀喜 様、 パナソニック(株) 田中 功 様、 富士通セミコンダクター(株) 池田 裕 様、 ルネサス エレクトロニクス(株)  古茂田 道夫 様
注:このセッションは、13:30からのセッション(会場F202)と連続です。開催時間は12:30〜2:15です。またランチをご用意しております。

年に一度のPrimeTimeユーザーグループのイベント(SIG)、今年もEDSFairにて開催します。このイベントは、PrimeTimeのユーザーや設計技術者に、スタティックタイミング解析(STA)の最新テクノロジをご紹介することを目的としています。今年のテーマはPrimeTimeの次世代ECOテクノロジ。その最新情報をリリースに先駆けて公開いたします。最大10倍のスピードアップと、少ないECO変更にもかかわらず結果品質(QoR)向上を実現するこのエンジンについて、シノプシスのR&D担当者が詳細にご説明します。また、タイミング解析エキスパートである複数のユーザー様と、シノプシスR&Dがパネルセッションをもち、この新しい技術と、その成果によりいかに設計期間のTATを短縮できるかについて、議論します。

またSIGは、他のユーザー様やPrimeTimeのR&D担当者との交流を図る絶好の機会でもあります。PrimeTimeのユーザー様およびマネジャーの方は、ふるってご参加ください。
1月28日(金) 時間:13:30 〜 14:15   会場:DM1
早期システム評価/検証を行うハードウェア・プロトタイピング設計環境のご提案
古俣 孝
技術本部 ソリューション・グループ
28nm時代を目前に、指数関数的に増加するSoC開発コストとリスク。このデメリット要素の増大とともに、FPGAプロトタイプの重要性が高まっています。一方、デザインの大規模化/高速化によりプロトタイプ開発自体も難しくなっており、プロトタイプをSoC開発に有効活用するためには、プロトタイプの開発から運用にわたって適切かつ効果的な手法を採用する必要があります。つまり、SoC開発だけでなくファームウェア開発、ソフトウエア開発といった製品全体での活用を視野に入れて運用することが重要な鍵になってきます。本セッションでは、さらなる進化を遂げ続けている最新FPGAベースのハードウェア・プロトタイピングの動向と、今求められるプロトタイピングを可能とする現実的なフローをご紹介いたします。
1月28日(金) 時間:13:30 〜 14:15   会場:DM2
究極の自動化とプロジェクト管理でSoCの収益基盤を強化!
〜製造直結の設計環境Lynx Design System〜

菅原 宏
技術本部
Lynx Design Systemは、シノプシスGalaxyデザイン・プラットフォームを構成するツールと密接にリンクし、幅広いテクノロジでの豊富なテープアウト実績をもつRTL-to-GDSII設計フローと、GUIで視覚化されたプロジェクト管理環境(実行管理/設計進捗管理/各種レポート)、さらにはプロジェクト・スタートとテープアウト・チェックを加速するサブ・システムが統合/自動化された環境です。設計業務の効率化とコスト削減を実現するための柔軟性の高い設計基盤が構築できるLynx Design Systemの全貌をご紹介いたします。
1月28日(金) 時間:13:30 〜 14:15   会場:F202
PrimeTime Special Interest Group(ランチ付き): 次世代のECOテクノロジ
米国シノプシス社、R&Dディレクター Bill Shu
(株)東芝 山田 秀喜 様、 パナソニック(株) 田中 功 様、 富士通セミコンダクター(株) 池田 裕 様、 ルネサス エレクトロニクス(株)  古茂田 道夫 様
注:このセッションは、12:30からのセッション(会場F202)と連続ですので、そちらにご登録願います。開催時間は12:30〜2:15です。またランチをご用意しております。
1月28日(金) 時間:14:30 〜 15:15   会場:DM2
バーチャル・プロトタイプを素早く構築!
〜OSCI TLM2.0 と合わせて利用するSCML(SystemC Modeling Library )ライブラリ〜 (前半)


技術本部 ソリューション・グループ
注:このセッションは、出展者セミナーDM2-28-6との連続セッションです。開催時間は14:30-16:15です。

SCMLとは、OCSI TLM2.0を補う目的で開発されたSystemC TLM モデル作成のためのライブラリです。 SCMLライブラリの特長として、コミュニケーションとファンクションを分離することによるモデル再利用性の向上、 シミュレーション高速化、デバッグ機能のサポートなどが挙げられます。本セッションでご紹介いたしますSCMLライブラリは、オープン・ソースコード・キットとして弊社ホームページより無償でダウンロード可能で、OSCI SystemCシミュレータでお使いいただくことができます。本セミナー前半では、SCMLモデリング・ライブラリの概要を適応例などを用いてご紹介いたします。続いて後半では、SCMLコーディング方法をチュートリアル形式でご紹介いたします。
1月28日(金) 時間:15:30 〜 16:15   会場:DM2
バーチャル・プロトタイプを素早く構築!
〜OSCI TLM2.0 と合わせて利用するSCML(SystemC Modeling Library )ライブラリ〜 (後半)


注:このセッションは、出展者セミナーDM2-28-5との連続セッションですので、そちらにご登録願います。開催時間は14:30-16:15です。
1月28日(金) 時間:15:30 〜 16:15   会場:DM6
その手があったか!
超大規模デザインをIC Compilerでラクラク設計♪

鈴木 亮二
技術本部 フィジカルデザイン・グループ
今日のバックエンド設計は100Mゲート規模を超え、大規模化、複雑化を極めており、短TAT設計の要となるデザイン・プランニングと入力データのブラッシュアップにかかる時間が大幅に増加しています。本セミナーでは、Galaxyデザイン・プラットフォームの中核であるIC Compilerに搭載されている、極限まで削減された抽象化データモデルで行う高速デザイン・プランニングおよび、設計初期段階で容易に入力データをブラッシュアップできる新しいソリューションをご紹介いたします。
1月28日(金) 時間:16:30 〜 17:15   会場:DM3
3Mゲート以上のデザインを実現する高位合成ソリューション
ルーウィ ヴァレニャ (日本語セッション)
技術本部 ソリューション・グループ
通信や画像処理アルゴリズムを開発する際、高速シミュレーションを実行するにはC/C++が良く使われています。C/C++からFPGAやASICに実装するには手変換では高いリスクを伴います。Synphony C Compiler(SCC)はC/C++からの高位合成ツールで、3Mゲート以上のデザインに対応しています。本セミナーでは、自然なコーディングスタイルからマルチスレッドのハードウェアを自動的に推測し、優れたQoRを実現するソリューションをご紹介いたします。
1月28日(金) 時間:16:30 〜 17:15   会場:DM6
インプリメントと協調したフィジカル検証と自動修正によりTATを削減するIC Validator
〜設計フローに統合された"In-Design"フィジカル検証 〜

妻藤 一雄
技術本部 フィジカルベリフィケーション・グループ
IC Validatorは、最先端のプロセス・ノードでインデザイン・フィジカル検証を行うために開発されたDRC/LVSサインオフ・ツールです。IC Compilerと緊密に統合されており、サインオフに必要な検証とエラー自動修正を設計環境内で行うことで、生産性を向上しトータルな設計期間を短縮します。IC Validatorは、スマートな負荷分散を行うスケジューラ機能でCPU分散処理による処理速度の直線的な向上を実現し、特定DRCエラーやECO部分だけをインクリメンタル機能で短時間で検証します。さらにサインオフ品質のタイミングドリブン・メタルフィルを挿入することにより、最終工程のイタレーションを劇的に削減します。本セミナーでは、現在の45/40nmプロセス・ノードはもちろん、主要IDMやファウンドリの新しい32/28nmプロセス・ノードにおけるDRC/LVSサインオフに完全に対応しているIC Validatorの全貌をご紹介いたします。

連絡先

フィールド・マーケティング・グループ
Field Marketing Group
TEL:03-5746-1780   FAX:03-5746-1781
E-mail:mkg_info@synopsys.co.jp
URL:http://www.synopsys.co.jp

所在地

〒140-0014
東京都品川区大井1-28-1
住友不動産大井町駅前ビル
Sumitomo Fudosan Oimachi Ekimae Bldg.
1-28-1 Oi, Shinagawa-ku, Tokyo

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主催者

メディアパートナー

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EDN Japan

半導体産業新聞

EE Times Japan

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