出展者詳細 (株)トプスシステムズ
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(株)トプスシステムズ
TOPS Systems Corp.
世界初

出展物紹介

・TOPSTREAM(TM) base platform IP
-ヘテロジニアス・マルチコア・プロセッサ基本設計プラットフォーム(RTL)
-マルチコア対応ISS(TS-ISIM for TOPSTREAM(TM) base)
・Ultra-Android
  -ヘテロジニアス・マルチコア対応Androidソフトウェア・プラットフォーム
-TOPSTREAM(TM) Ultra-Android (Android用ヘテロジニアス・マルチコア)
・Android on VisualSim
  AndroidのHW/SW協調による性能及び電力シミュレーション環境
・VisualSim
  米国Mirabilis Design社のシステム・レベルのモデリング&分析ツール


TOPSTREAM(TM) base platform IP
-Platform for Heterogeneous Multi-Core Design(RTL)
-Multi-Core ISS(TS-ISIM for TOPSTREAM(TM) base)
Ultra-Android
  -Android Software Platform for a Heterogeneous Multi-Core
-TOPSTREAM(TM) Ultra-Android (Heterogeneous Multi-Core for Android)
Android on VisualSim
  Performance and Power Simulation Environment for Android HW/SW
VisualSim
  System Level Modeling and Analysis Tool by Mirabilis Design Inc.


出展者セミナー

1月28日(金)
日本発
時間:12:30 〜 13:15   会場:DM3
Ultra-Android:ヘテロマルチコア対応Android(TM)の設計・検証手法
大川 猛
マイクロプロセッサ開発部 主幹ソフトウェア・プラットフォーム・アーキテクト
 Android(TM)にヘテロジニアス・マルチコア・プロセッサ技術と分散オブジェクト・ソフトウェア技術を適用し、大幅な高速化と低消費電力化で差別化可能なスマートフォンをはじめとする情報家電を実現可能にするトプスシステムズ社のUltra-Androidプロジェクトの設計・検証技術を紹介します。
 Android(TM)のUML仕様書作成手法、ヘテロジニアス・マルチコア対応Ultra-AndroidのUML仕様書作成手法、ヘテロジニアス・マルチコアTOPSTREAM(TM)へのAndroid(TM)の移植手法&検証手法、ハードウェア・エミュレータ(Veloce(R))を用いたハードウェア&ソフトウェア協調機能検証手法について解説します。
1月28日(金) 時間:13:30 〜 14:15   会場:DM4
New methodologies for ESL Power Exploration
Deepak Shankar
Mirabilis Design Inc. Founder and CEO
Significantly reducing the power consumption while increasing the performance is the primary goal of every semiconductor and large system. System level exploration has been shown to reduce power by as much 80%. RTL-level and micro-architecture SystemC analyses are limited in the amount of power optimization and cannot incorporate software effects. To solve these challenges and to achieve the desired power reduction, we present a revolutionary new methodology that combines timing and power with customer use cases in a dynamic simulation. Excel-based power studies are a good reference point and provide input to the dynamic activity of this methodology.

We will apply this new methodology on Autosar-based safety-critical system, AMBA AXI4, memory controller for DDR3 and LPDDR2, and Network-on-Chip.

The newly proposed methodology uses pre-built building blocks, a graphical model entry and a dynamic discrete-event simulation on VisualSim Architect. The model can represent complex power management algorithms, apply power gating, experiment with dynamic voltage and frequency scaling, and trade-off hardware-software partitioning. Analyses can report instantaneous currents, energy dissipation, thread response time, throughput and platform utilization. The system model is represented using parameterized pre-built library blocks that emulate common software activities, RTOS and middleware, hardware platforms and the operation environments. The model is triggered by a combination of traffic models, network traces, instruction sequences and statistical models.

The model and generated reports can be used as the product specification, and generate timing test vectors and power state information for software and RTL verification.

連絡先

マイクロプロセッサ開発部

Microprocessor Development Division

TEL:029-851-2005   FAX:029-875-8634
E-mail:info@topscom.co.jp
URL:http://www.topscom.co.jp

所在地

〒305-0032
茨城県つくば市竹園1-6-1 つくば三井ビルディング 5F
Tsukuba Mitsui Building 5F, 1-6-1 Takezono, Tsukuba, Ibaraki

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主催者

メディアパートナー

Tech-On

EDN Japan

半導体産業新聞

EE Times Japan

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