出展者詳細 会津大学 齋藤研究室
315 

会津大学 齋藤研究室
The University of Aizu, Saito Laboratory

出展物紹介

非同期式回路は、クロックを用いて回路全体を制御する同期式回路とは異なり、要求・応答信号からなるハンドシェーク信号によって必要な時に必要な部分を制御します。そのため、低消費電力、低電磁放射という利点がありますが、同期式回路と比べ設計は困難です。設計要求に応じて、適切な遅延モデル、制御プロトコル、データエンコーディングを選ぶ必要があり、選択に応じて設計手法が異なります。
 本研究室では、束データ方式による非同期式回路の設計支援環境の構築を行っています。束データ方式では、データパスは同期式回路のものとほぼ同じものを利用し、非同期式制御回路によりデータパス回路を制御します。
 EDS Fairでは、研究室で開発したC言語によるアプリケーションの動作モデルから、束データ方式による非同期式回路のRTLモデルを自動合成する動作合成ツールと、論理合成やレイアウト合成に対する制約生成ツールなどを展示する予定です。


Different from synchronous circuits where circuit components are controlled by global clock signals, circuit components in asynchronous circuits are controlled by pairs of local handshake signals with request and acknowledge signals if required. Although asynchronous circuits are potentially low power consumption and low electro-magnetic emission, the design of asynchronous circuits is difficult. From the design requirements, appropriate delay model, control protocol, data encoding scheme must be selected.
In our laboratory, we are developing a design environment for asynchronous circuits with bundled-data implementation. In bundled-data implementation, data-paths are designed with the same resources as synchronous ones and they are controlled by asynchronous controllers.
In this EDS Fair, we are going to exhibit a behavioral synthesis tool for bundled-data implementation which synthesizes an RTL model from a behavioral model of an application specified by the C language and a constraint generation tool which generates constraints for logic synthesis and physical synthesis tools.


連絡先

会津大学
The University of Aizu
TEL:(0242)37-2576   FAX:(0242)37-2598
E-mail:hiroshis@u-aizu.ac.jp
URL:cldr02.u-aizu.ac.jp

所在地

〒965-8580
福島県会津若松市一箕町鶴賀
Tsuruga, Ikki-machi, Aizu-Wakamatsu, Fukushima, Japan

出展者一覧 / 検索 に戻る

主催者

メディアパートナー

Tech-On

EDN Japan

半導体産業新聞

EE Times Japan

同時開催

このページの先頭へ

出展をご検討の方
個人情報保護方針 | 著作権について | お問い合わせ / ご意見・ご要望 | 交通アクセス | サイトマップ