出展者詳細 九州工業大学 梶原・温研究室
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九州工業大学 梶原・温研究室
Kyushu Institute of Technology, Kajihara/Wen Laboratory

出展物紹介

LSIの低消費電力設計技術は様々利益を生み出しているが、そのようなLSIに対する製造テスト時の消費電力増大は直接歩留り低下の原因となる場合があり深刻な問題となっている。テスト時の消費電力は通常動作時の数倍に達し、過度のIR-Dropによる回路の遅延増加を引き起こす。特に実速度テストにおけるスキャンキャプチャ時の過度の遅延増加は、正常動作時には起こらないため、正常回路を不良と判定する誤テストを引き起こす。そのため、誤テストを回避するためにテスト時の消費電力削減が求められている。一方で、出荷後のLSIにおいても、プロセスばらつきや劣化(NBTI, HCI, TDDB等)による信頼性の問題が増加しており、これらは製造テストでの検出が困難とされている。そのため、フィールドでの品質を確保する手法の開発が急務となっている。本展示では、テストパターンの生成・変更技術を用いた実速度スキャンテストに対するキャプチャ時の消費電力削減技術、および、劣化検知のためのフィールドテスト技術を紹介する。

In low power designs, the power consumption in test mode is much higher than in functional mode, and yield loss may be caused by this high test power consumption. High power consumption increases gate-delay due to excessive IR-Drop. Especially, during at-speed-testing, excessive gate-delay can cause over-testing which means that a good-chip is falsely regarded as a faulty-chip. Thus, to avoid over-testing, test power in a circuit must be analyzed and reduced if necessary. In addition, shipped chips are taking risk of field reliability with rapidly reducing marginality due to increasing process variations and degradation mechanisms (e.g. NBTI, HCI, TDDB), which are difficult to detect in fabrication test. Therefore, some kinds of methodologies that guarantee quality in the field are strongly required. This exhibition shows low capture power testing techniques based-on test pattern generation and field testing techniques for detecting aging-induced faults.


連絡先

九州工業大学
Kyushu Institute of Technology
TEL:0948-29-7685
URL:http://aries3a.cse.kyutech.ac.jp

所在地

〒820-8502
福岡県飯塚市川津680-4
680-4 Kawazu, Iizuka-shi, Fukuoka, JAPAN

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