出展者詳細 アトレンタ(株)
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アトレンタ(株)
ATRENTA KK

出展物紹介

アトレンタは、IC設計フローの生産性を飛躍的に向上させるための最先端な”Early Design Closure”ソリューションをご提供いたします。

弊社のツールとメソドロジーを使う事により、高コストで時間のかかる詳細設計フェーズで発生する問題を、RTL設計の初期段階で、設計意図を正しく記述・理解し、様々な選択肢を検討・最適化する事で、後工程でのイタレーションを大幅に削減する事ができます。

今日、世界のトップ10半導体メーカーを含む150社以上のお客様に、アトレンタの提供する業界で最も包括的な”Early Design Closure”ソリューションをお使い
いただいています。


Atrenta is the leading provider of Early Design Closure® solutions to radically improve design efficiency throughout the IC design flow.

Customers benefit from Atrenta tools and methodologies to capture design intent, explore implementation alternatives, validate RTL andoptimize designs early, before expensive and time-consuming detailed implementation.

With over 150 customers, including the world's top 10 semiconductor companies, Atrenta provides the most comprehensive solution in the industry for Early Design Closure.
Atrenta, Right from the Start!


出展者セミナー

1月27日(木) 時間:16:30 〜 17:15   会場:E205
アーキティクチャーからレイアウトデザインまでの
一貫したパワーソリューションの紹介

大森 康弘
シニアアプリケーションエンジニア
本セッションでは、消費電力の見積や削減ポイントレポート、削減ポイントのRTL自動修正、等価性チェックなど、消費電力削減に関する技術を
紹介しながらアトレンタが提唱するトータルな設計環境を使ったパワーに関するソリューションをご説明させていただきます。
1月27日(木) 時間:17:30 〜 18:15   会場:DM3
設計の再利用を加速するSoCインテグレーション自動化テクノロジ
小宮 健一
シニアフィールドアプリケーションエンジニア
本セッションではSoCインテグレーションを自動化し、設計の再利用を効率的にするツール、1Team-Genesisをご紹介します。
IPパッケージングから接続情報の定義、RTLの生成までのフロー、および設計階層の操作、バスやクロック等の生成、HW/SWインタフェース情報の管理、IPピンマルチプレクシングの生成などの機能についてお話します。
1月28日(金) 時間:11:30 〜 12:15   会場:E204
構造検証/機能検証を効率良く行うためのメソドロジ提案
八重樫 靖
シニアアプリケーションエンジニア
SpyGlassは、構造解析による検証だけでなく形式機能検証も行います。その結果、従来Lintのみで検証できない機能問題を早期に検出するAdvance Lint
機能のご紹介。
また形式機能検証を用いて、CDCの問題、SDCの問題を早期に解決するソリューションのご紹介。
1月28日(金) 時間:12:30 〜 13:15   会場:E204
ディープサブミクロンに対応したRTLからのテスト戦略
増田 慎吾
シニアアプリケーションエンジニア
本セッションでは、テスタビリティに対する解析やテストに対する最適化などのRTLからの包括的なソリューションについてご紹介します。
縮退故障と遷移故障を検出するだけではなく、メモリに対するテストのための構造挿入できます。
このよなアトレンタによる最新のテストソリューションをご紹介いたします。
1月28日(金) 時間:14:30 〜 15:15   会場:DM3
設計の再利用を加速するSoCインテグレーション自動化テクノロジ
小宮 健一
シニアフィールドアプリケーションエンジニア
本セッションではSoCインテグレーションを自動化し、設計の再利用を効率的にするツール、1Team-Genesisをご紹介します。
IPパッケージングから接続情報の定義、RTLの生成までのフロー、および設計階層の操作、バスやクロック等の生成、HW/SWインタフェース情報の管理、IPピンマルチプレクシングの生成などの機能についてお話します。
1月28日(金) 時間:15:30 〜 16:15   会場:E205
アーキティクチャーからレイアウトデザインまでの
一貫したパワーソリューションの紹介

大森 康弘
シニアアプリケーションエンジニア
本セッションでは、消費電力の見積や削減ポイントレポート、削減ポイントのRTL自動修正、等価性チェックなど、消費電力削減に関する技術を
紹介しながらアトレンタが提唱するトータルな設計環境を使ったパワーに関するソリューションをご説明させていただきます。
1月28日(金) 時間:16:30 〜 17:15   会場:E205
スケーラブルかつ生産性の高いIPベース設計手法の構築
ビル・ベーカー
代表取締役社長
本セッションでは、流通させるための合成可能なIPに対して、アトレンタの包括的なトータルソリューションによる消費電力や、テスタビリティ、タイミング関係やクロックなどの品質を確認するための完全なシステムをご紹介します。
また包括的な”IPダッシュボード”環境や自動生成可能な”データシート”機能はIPハンドオフ・メソドロジとしての利用豊富などもご紹介いたします。

連絡先

営業部
Sales Dep.
TEL:045-470-3803   FAX:045-470-3805
E-mail:info_japan@atrenta.com
URL:http://www.atrenta.jp

所在地

〒222-0033
神奈川県横浜市港北区新横浜3-17-5 Benex,
S-2ビル 9F

Benex, S-2 Bldg. 9F, 3-17-5 Shin-Yokohama,
Kohoku-ku, Yokohama, Japan

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主催者

メディアパートナー

Tech-On

EDN Japan

半導体産業新聞

EE Times Japan

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