出展者詳細 アートグラフィックス
J-007 

アートグラフィックス
Artgraphics

出展物紹介

【製品紹介】

高性能RTL設計ツールを紹介致します。

■ RTLインスペクション・ツール
Verilog RTL記述から論理合成を行い、使用資源の見積り(組み合わせ回路、ラッチ、フリップ・フロップ等)、消費電力見積り(mW単位で算出)、ネットリストの生成を行なうツールです。高速論理合成機能が特長です。

■ Verilogシミュレータ
Verilogコンパイラーが生成する中間オブジェクト・コードを結合し実行するイベント・ドリブン方式のシミュレータです。更に、Verilogコンパイラーはリンク付きシンタックス・ハイライト・ファイルを生成し、コード追跡の一助を提供します。

■ Verilog文書生成ツール
Verilog HDLで記述されたソース・コードを解析し、HTML形式の文書ファイルを生成します。利用者は、好みのインターネット・ブラウザーを使用して文書を閲覧する事が出来ます。

【展示製品】

RTL設計ツールはWindows及びLinuxで動作します。今回のEDSF2011ではWindows版を展示致します。

■ RTLインスペクション・ツール(Windows版)
■ Verilogシミュレータ(Windows版)
■ Verilog文書生成ツール(Windows版)


We will be presenting a cost-performance effective RTL design tool that runs under Windows and Linux. The design tool composes a versatile RTL inspection tool, a Verilog simulator, and a Verilog documentation tool. The inspection tool utilizes highly efficient and accurate quick logic synthesis technique and provides detail analysis report on the design written in Verilog HDL. The simulator executes Verilog HDL specification by transforming it to optimized intermediate object code. The documentation tool extracts design specification from Verilog HDL source description and generates HTML files that can be viewed with your favorite internet browser. We will be showing the design tool under Windows at our booth.


連絡先

EDA開発部
EDA Development Department
TEL:03-3694-7443   FAX:03-3697-9017
E-mail:info@artgraphics.co.jp
URL:http://www.artgraphics.co.jp/

所在地

〒124-0012
東京都葛飾区立石8-14-1
8-14-1 Tateishi, Katsushikaku-ku,
Tokyo, Japan

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