出展者詳細 イノテック(株)
F-36 

イノテック(株)
INNOTECH CORPORATION

出展物紹介

Arteris:
Arteris社はSoCの性能アップ、低消費電力化、サイズ削減を実現する為のNoCソリューションをご提供致します。
また、インターコネクト設計・検証期間は数日で完成する事ができるようになります。

Calypto Design Systems:
カリプト社はRTLでの低消費電力ソリューションPowerProファミリとシステムレベルからのシーケンシャル等価性検証のSLECファミリの二つの製品群を提供します。

Duolog Technologies:
SoC設計における複雑なIPデータをメタデータ化し、IPのHW/SWインタフェース品質を向上するための設計と検証環境をご提供します。

カーネロンシリコン(株):
ARTESSO (Advanced Real Time Embedded Silicon System Operator) は、完全にハードウェア化したReal Time OS (ITRON 4.0仕様 ) と32bit RISC CPU を統合した、世界初の全く新しいエンベデッドシステムアーキテクチャです。
ARTESSOは従来の組込システムでは考えられないリアルタイム性、高性能、低消費電力を提供します。

Menta S.A.S.:
eFPGAは世界初のFPGAのソフトIP(埋込型プログラマブルロジック)です。標準のHDL設計フローで非常に簡単にSoCに埋込むことが出来ます。eFPGAはソフトコアですのでテクノロジに関係なく利用でき、どのプロセスでも使えますので多くのファウンダリに容易に対応出来ます。

(株)モーデック:
モーデック社は、モデリング技術をベースとしたアナログ回路シミュレーションの高精度化ソリューションをご提供します。

Target Compiler Technologies:
Target社は、ASIP設計のためのEDAツールを提供します。
・"IP Designer"は、ASIPの設計とアーキテクチャの探索を可能にし、求められる性能と消費電力と柔軟性の間の適切なバランスを提供します。
・"MP Designer"は、マルチコアSoCの中の複数のASIPに対してアプリケーションの並列化を可能にします。

TowerJazz:
HV Power BCD/SiGeBiCMOS/RFCMOS/CISプロセスを提供するアナログ専門のスペシャルティファウンドリ。特に高周波,ハイエンドMS,電源,高耐圧向けLSIに最適です。

TranSwitch Corporation:
TranSwitch社はフルレート3Dビデオ、4Kx2Kディスプレイなど高速画像データ接続に関してワンストップショップとして対応しています。高精細テレビ(HDTV)及び3Dテレビ向けに開発されパテント化されたHDP(tm)技術は業界で最も進んだIPコアです。
”1ポートによる2ソルーション”即ちHDP(tm)はたった一つのコネクターによりHDMI(tm) 1.4 and DisplayPort(tm) 1.1の2つの標準規格をサポートすることが出来ます。

Arteris:
Arteris will provide information on how chip design teams can improve performance, power consumption and die size of systems-on-chip (SoC). With the Arteris IP configuration tool suite, design and verification can be done easily, in a matter of days or even hours.

Calypto Design Systems:
Calypto empowers designers to create the highest quality and lowest power electronic systems by providing best-in-class power optimization and functional verification products.

Duolog Technologies:
Design and validation methods to improve quality of the HW/SW interface of an IP using metadata management.

Kernelon Silicon Inc.:
ARTESSO, Advanced Real Time Embedded Silicon System Operator, is a world's first embedded system architecture that integrates a hardware real time operating system (micro-ITRON 4.0
compliant) and a 32 bit RISC CPU in an IP core.
ARTESSO realizes quick real time response, high performance, low power consumption that would be unimaginable with conventional embedded systems

Menta S.A.S.:
Menta provides world's first pure soft FPGA IP core named eFPGA (Embedded Programmable Logic).
Having a soft IP makes its integration in a SoC very easy since it is synthesized with the standard HDL flow of design.
Being a soft core the Menta's eFPGA is technology independent, which gives a lot of easiness for SoC manufacturing since it can be integrated with any process technology for which the SoC is designed.

MoDeCH Inc.:
MoDeCH provides highly accuracy solution of analog circuit simulation based on modeling technology.

Target Compiler Technologies:
Target offers EDA tools for the design of application- specific processors (ASIP):
-"IP Designer" enables the design and exploration of ASIP architectures, offering the right balance between required throughput, power consumption and programmability.
-"MP Designer" enables parallelisation of the application over multiple ASIPs in a multicore SoC.

TowerJazz:
The specialty foundry of Analog-Intensive Mixed-Signal focused on HV Power BCD /SiGeBiCMOS/RFCMOS/CIS.

TranSwitch Corporation:
TranSwitch is the one-stop-shop for High Speed Interconnects for full-rate 3D video and 4Kx2K displays.
The patented HDP(tm) technology, developed for High Definition Television
(HDTV) and 3-Dimensional Television (3D-TV), is the most advanced IP core technology in the industry.
Capable of supporting both HDMI(tm) 1.4 and DisplayPort(tm) 1.1 standards with only one connector,
HDP(tm) provides "one port and two solutions."


出展者セミナー

2011年
11月16日(水)
時間:16:00 〜 16:45   会場:D11
複雑なIPデータをメタデータ化し、HW/SWインタフェース品質を向上する設計と検証環境をご紹介
Brian Clinton 氏
Duolog Technologies VP, Worldwide Product and Customer Support
SoC設計の業界では、複雑さが増し、利用が広がり続けている3rd Party IPについて、品質と整合性を保証するより良い方法を探しています。IPの品質を良くするためには、特にHW/SWのインタフェースが重要です。一つの仕様からHW/SWインテグレーションに必要な情報を自動で生成するレジスタ管理手法はその代表例です。自動生成にはTLM2.0 SystemC、UVMやCMSISが含まれます。

今回のセミナーでは、IP-XACTを使って抽象度が高いレベルで相互接続性が実現できることをご紹介し、またこの機能を活用するサンプルフローもご紹介いたします。
2011年
11月17日(木)
時間:10:00 〜 10:45   会場:D11
複雑なIPデータをメタデータ化し、HW/SWインタフェース品質を向上する設計と検証環境をご紹介
Brian Clinton 氏
Duolog Technologies VP, Worldwide Product and Customer Support
SoC設計の業界では、複雑さが増し、利用が広がり続けている3rd Party IPについて、品質と整合性を保証するより良い方法を探しています。IPの品質を良くするためには、特にHW/SWのインタフェースが重要です。一つの仕様からHW/SWインテグレーションに必要な情報を自動で生成するレジスタ管理手法はその代表例です。自動生成にはTLM2.0 SystemC、UVMやCMSISが含まれます。

今回のセミナーでは、IP-XACTを使って抽象度が高いレベルで相互接続性が実現できることをご紹介し、またこの機能を活用するサンプルフローもご紹介いたします。
2011年
11月17日(木)
時間:10:00 〜 10:45   会場:E204
マルチコアSoCデザインを促進するためのコンパイラツールのご紹介
Gert Goossens 氏
Target Compiler Technologies CEO
Target社は、ASIPを使用したマルチコアSoCの設計のために2つのツール・スイートから構成されるEDAソリューションを提供します:

- “IP Designer”は、マルチコアSoCの中のASIPアーキテクチャの設計と探索を可能にし、必要なスループット、消費電力そしてプログラマビリティの間での適切なバランスを提供します。ソフトウェア開発キットは、それぞれのASIPのために効率の良いCコンパイラを含めて生成されます。
- “MP Designer”は、マルチASIPのアプリケーション・プログラムの並列化を可能にします。アプリケーションのCソースコードはパーティショニングされ、プロセッサ間の通信と同期のためのコードが追加されます。パーティショニングされたそれぞれのコードは、Target社のASIP Cコンパイラを使ってコンパイルすることができます。

Target offers an EDA solution for the design of multicore SoCs using application-specific processors (ASIP), consisting of two tool-suites:
- “IP Designer” enables the design and exploration of ASIP architectures in a multicore SoC, offering the right balance between required throughput, power consumption and programmability. A software development kit with an efficient C compiler is generated for each ASIP.
- “MP Designer” enables parallelisation of the application over multiple ASIPs. The application's C source code is partitioned and code for inter-processor communication and synchronization is added. Each of code partitions can be compiled using the target ASIP's C compiler.
2011年
11月17日(木)
時間:10:00 〜 10:45   会場:E205
最先端、高性能、使いやすいマルティメディアインタフェースIPのご紹介
富永 利彦 氏
トランスイッチ・ジャパン株式会社 営業本部 本部長
TranSwitch社の画像データインターファエースIP、HDMI, DP(DisplayPort),
HDP(HDMI/DPコンボ)IPコアはフルレートの3Dビデオ、4K x 2Kのディスプレイに適応した高速インターフェースを実現し業界をリードしています。
HDPのソルーションにより HDMI 1.4及びDisplayPort 1.1標準をたった一つのコネクタ(一つのPHY)で対応することが出来るようになりました。
またTranSwitchのAnyCableと言う技術を適応した業界で最高レベルの性能を有するレシーバは、コストの安いHDMI, DP(DisplayPort)のケーブルでも問題なく動作します。これによりシステムコストの低減に貢献します。
2011年
11月17日(木)
時間:11:00 〜 11:45   会場:E204
ハイスピード、ハイパフォーマンス、ローパワーのインターコネクトを
Arteris社のNoCで実現!【日本語セミナー】

ルノー・ミエル 氏
Arteris S.A. 営業技術部 マネージャー
Arteris社は家電、モバイル、自動車などのアプリケーション向けSoCの性能アップ、低消費電力化、サイズ削減のソリューションをご提供致します。
従来のSoCバス及びクロースバーインターコネクトのアプローチは、アーキテクチャデザイナー、デジタルデザイナー、フィジカルデザイナー及びインプレメント設計者に、SoCを開発・設計する上で重大な問題を発生させてしまいます。例えば、ワイヤ数の多さ、消費電力と熱の増加、なかなか収束できないタイミングクロージャ、配線混雑による大サイズの増加、及び派生品の開発の難し等です。
現在、AXI、OCP、AHBもしくは内製プロトコル等、いかなるプロトコルを利用されていても、Arteris Network-on-Chip(NoC)インターコネクトなら、ほぼ半分のワイヤを減らし、ゲートカウント削減及びフロアプランコンパクト化を実現する事が可能になります。各コネクションのビット幅の調整、各トランザクションのプライオリティの設定を自由におこなう事が可能で、結果としてレイテンシーと帯域両方の要求を満す事ができるようになります。さらにArterisツールを利用すれば、設計・検証は数時間から数日で完成する事ができるようになります。

Arteris will provide information on how chip design teams can improve performance, power consumption and die size of systems-on-chip (SoC) for consumer electronics, mobile, automotive and other applications. Traditional bus and crossbar interconnect approaches create serious problems for architects, digital and physical designers, and integrators: Massive numbers of wires, increased heat and power consumption, failed timing closure, spaghetti-like routing congestion leading to increased die area, and difficulty making changes for derivatives.

Whether using AXI, OCP, AHB or a proprietary protocol, Arteris Network-on-Chip (NoC) interconnect IP reduces the number of wires by nearly one half, resulting in fewer gates and a more compact chip floor plan.
Having the option to configure each connection’s width, and each transaction’s dynamic priority, assures meeting latency and bandwidth requirements. And with the Arteris IP configuration tool suite, design and verification can be done easily, in a matter of days or even hours.
2011年
11月17日(木)
時間:13:00 〜 13:45   会場:E205
リアルタイムOSをハードウェア化した超低消費電力ネットワークプロセッサIPのご紹介
丸山 修孝 氏
カーネロンシリコン株式会社 代表取締役
ARTESSO RTOSは30種類のITORNと同等のシステムコール実装した
ハードウェア化RTOSです。ハードウェア化RTOSは従来のソフトウエアRTOS
の100倍以上の高速性能を実現、このため頻繁にシステムコールを発行する
ネットワークプロトコル処理や、高度な割込応答を必要とするマシン制御等
に最適です。特に従来高度なリアルタイム性を必要とするアプリケーション
ではRTOS環境を導入できず、ソフトウエア技術者がアセンブラでギリギリの
タイミングのソフトウェアを作成していました。
ARTESSO RTOSはこうした分野にもRTOS環境の導入を可能とし、
高度な信頼性、安全性さらには開発効率の向上を実現します。
2011年
11月17日(木)
時間:15:00 〜 15:45   会場:DM3
アナログ回路シミュレーションの高精度化ソリューション:
SPICE高精度モデリング-それでもモデルに限界はある

嶌末 政憲 氏
株式会社モーデック 代表取締役
本セミナーでは、SPICEモデリングを基軸としたアナログ回路
シミュレーションの高精度化ソリューションを紹介します。
CMC(Compact Model Council)で認定されたコンパクトモデルの
高精度モデリング、統計モデルやモデルメンテナンスまで
考えた場合のあるべきモデリングの姿をわかりやすく解説します。
更に、コンパクトモデルの機能だけでは,アナログ回路設計に
求められる精度に達しない場合の対処方法についても議論し、
今後変わっていくであろうと思われる新しい設計インフラを紹介します。
2011年
11月18日(金)
時間:11:00 〜 11:45   会場:D11
デザインサクセスへと導くタワージャズのデザインイネーブルメント・
イノベーション

岡田 直樹 氏
タワージャズジャパン株式会社 デザインイネーブルメントグループ
タワージャズ社は、アナログ&RFに特化したスペシャルティファウンドリです。今年6月には日本に製造拠点が加わり生産能力の大幅な拡大と、さらなる高品質な製品が提供できるようになりました。本セミナーでは、アナログ、RFデザインを最適化するデザイン環境をご紹介いたします。
タワージャズ社では、一般的に提供されるPDK, Library, IPなどに加えて、ローコスト&短期間でお客様の製品を市場に投入していただくために、正確なモデリング技術、Design For Manufacturing、物理合成、デザインサービスなどのソリューションをご提供いたします。
EDA、IPパートナー各社様との強力なパートナーシップによる充実したPDK、IP、ユーティリティーなどお客様の高品質な製品設計をサポートする体制もご紹介いたします。
2011年
11月18日(金)
時間:14:00 〜 14:45   会場:E205
ついに実現!! SoCに実装できる組込用FPGA IPのご紹介
Christophe Bianchi 氏
Menta社 Marketing and Sales Director
メンタ社はハードウェアープログラマブルな機能、
すなわちFPGAの機能をカスタムLSIに埋め込む
事を実現しました。
用途に応じ最適なカスタム構成の埋め込み向けFPGAの
IPコアをテクノロジーインディペンデントに
供給出来ます。
カスタムLSIにフィールドでの機能変更、派生品種
の展開、開発期間の短縮等ハードウェアプログラマブル
ならではの特徴を付加できることが可能となります。
新しいコンセプトでのカスタムLSI設計の手法が
期待できます。
2011年
11月18日(金)
時間:15:00 〜 15:45   会場:D11
マルチコアSoCデザインを促進するためのコンパイラツールのご紹介
Gert Goossens 氏
Target Compiler Technologies CEO
Target社は、ASIPを使用したマルチコアSoCの設計のために2つのツール・スイートから構成されるEDAソリューションを提供します:

- “IP Designer”は、マルチコアSoCの中のASIPアーキテクチャの設計と探索を可能にし、必要なスループット、消費電力そしてプログラマビリティの間での適切なバランスを提供します。ソフトウェア開発キットは、それぞれのASIPのために効率の良いCコンパイラを含めて生成されます。
- “MP Designer”は、マルチASIPのアプリケーション・プログラムの並列化を可能にします。アプリケーションのCソースコードはパーティショニングされ、プロセッサ間の通信と同期のためのコードが追加されます。パーティショニングされたそれぞれのコードは、Target社のASIP Cコンパイラを使ってコンパイルすることができます。

Target offers an EDA solution for the design of multicore SoCs using application-specific processors (ASIP), consisting of two tool-suites:
- “IP Designer” enables the design and exploration of ASIP architectures in a multicore SoC, offering the right balance between required throughput, power consumption and programmability. A software development kit with an efficient C compiler is generated for each ASIP.
- “MP Designer” enables parallelisation of the application over multiple ASIPs. The application's C source code is partitioned and code for inter-processor communication and synchronization is added. Each of code partitions can be compiled using the target ASIP's C compiler.
2011年
11月18日(金)
時間:15:00 〜 15:45   会場:DM3
複雑なIPデータをメタデータ化し、HW/SWインタフェース品質を向上する設計と検証環境をご紹介
Brian Clinton 氏
Duolog Technologies VP, Worldwide Product and Customer Support
SoC設計の業界では、複雑さが増し、利用が広がり続けている3rd Party IPについて、品質と整合性を保証するより良い方法を探しています。IPの品質を良くするためには、特にHW/SWのインタフェースが重要です。一つの仕様からHW/SWインテグレーションに必要な情報を自動で生成するレジスタ管理手法はその代表例です。自動生成にはTLM2.0 SystemC、UVMやCMSISが含まれます。

今回のセミナーでは、IP-XACTを使って抽象度が高いレベルで相互接続性が実現できることをご紹介し、またこの機能を活用するサンプルフローもご紹介いたします。
2011年
11月18日(金)
時間:16:00 〜 16:45   会場:D11
ハイスピード、ハイパフォーマンス、ローパワーのインターコネクトをArteris社のNoCで実現!【日本語セミナー】
ルノー・ミエル 氏
Arteris S.A. 営業技術部 マネージャー
Arteris社は家電、モバイル、自動車などのアプリケーション向けSoCの性能アップ、低消費電力化、サイズ削減のソリューションをご提供致します。
従来のSoCバス及びクロースバーインターコネクトのアプローチは、アーキテクチャデザイナー、デジタルデザイナー、フィジカルデザイナー及びインプレメント設計者に、SoCを開発・設計する上で重大な問題を発生させてしまいます。例えば、ワイヤ数の多さ、消費電力と熱の増加、なかなか収束できないタイミングクロージャ、配線混雑による大サイズの増加、及び派生品の開発の難し等です。
現在、AXI、OCP、AHBもしくは内製プロトコル等、いかなるプロトコルを利用されていても、Arteris Network-on-Chip(NoC)インターコネクトなら、ほぼ半分のワイヤを減らし、ゲートカウント削減及びフロアプランコンパクト化を実現する事が可能になります。各コネクションのビット幅の調整、各トランザクションのプライオリティの設定を自由におこなう事が可能で、結果としてレイテンシーと帯域両方の要求を満す事ができるようになります。さらにArterisツールを利用すれば、設計・検証は数時間から数日で完成する事ができるようになります。

Arteris will provide information on how chip design teams can improve performance, power consumption and die size of systems-on-chip (SoC) for consumer electronics, mobile, automotive and other applications. Traditional bus and crossbar interconnect approaches create serious problems for architects, digital and physical designers, and integrators: Massive numbers of wires, increased heat and power consumption, failed timing closure, spaghetti-like routing congestion leading to increased die area, and difficulty making changes for derivatives.

Whether using AXI, OCP, AHB or a proprietary protocol, Arteris Network-on-Chip (NoC) interconnect IP reduces the number of wires by nearly one half, resulting in fewer gates and a more compact chip floor plan.
Having the option to configure each connection’s width, and each transaction’s dynamic priority, assures meeting latency and bandwidth requirements. And with the Arteris IP configuration tool suite, design and verification can be done easily, in a matter of days or even hours.
2011年
11月18日(金)
時間:16:00 〜 16:45   会場:DM6
アナログ回路シミュレーションの高精度化ソリューション:
実機レベルの回路特性を予測-アナログ回路設計環境の革新

辻本 貴志
デザインソリューション本部 DS営業部 DS営業グループ 技師
本セミナーでは、新しいアプローチを用いたアナログ回路設計環境
によるシミュレーションの高精度化ソリューションを紹介いたします。
アナログ回路設計におけるシミュレーションと実デバイス動作の
誤差要因として、SPICEモデルの精度やミスマッチ、寄生素子の影響など
がございますが、モーデック社の設計環境によりこれらを回路レベルで
解析することが可能となります。
回路設計の段階で、これら誤差要因に対するクリティカルな個所を示し
実デバイス動作の予測から回路の仕様を満たすかどうかを判別することで
レイアウト設計からの後戻りやリスピンに対する改善が図れます。

連絡先

ICソリューション本部

IC Solution B.U.

TEL:045-474-2293   FAX:045-474-2395
E-mail:ics-promo@innotech.co.jp
URL:http://www.innotech.co.jp

所在地

〒222-8580
神奈川県横浜市港北区新横浜3-17-6

3-17-6 Shinyokohama Kouhoku-ku Yokohama-Shi,Kanagawa 222-8580,Japan

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同時開催

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