出展者詳細 サイバネットシステム(株)
F-17 

サイバネットシステム(株)
CYBERNET SYSTEMS Co., Ltd.

出展物紹介

【Bluespecの次世代ASIC/FPGA開発ソリューション】
高位設計言語BSVにより、現在のASIC/FPGA設計の設計期間を大幅に短縮、SystemC設計を補完する次世代設計ソリューションをご紹介します。

【CadenceのFPGA開発〜PCBシステム設計への協調設計ソリューション】
FPGA-PCB間で最適なピンアサインメントを実行し、デザインサイクルの短縮、システム設計プロセスでのミスを低減するソリュ-ションをご紹介します。

【ANSYS HFSSとCadence Allegroの連携解析ソリューション】
Cadence Allegro環境からANSYS HFSSを使った3次元電磁界解析によるPCB・パッケージの連携解析ソリューションをご紹介します。


出展者セミナー

2011年
11月18日(金)
時間:13:00 〜 13:45   会場:D11
SystemCとBluespec System Verilogで実現する革新的な設計環境の実現
工野 勝彦
EDA事業部 LSIソリューション室 アプリケーションエンジニア
システムレベルのモデリングは、SystemCを用いることが一般的になってきています。しかし、システムレベルのモデルは、抽象度が非常に高く、RTLへの合成には、合成用の記述へのリファイメントを行う必要があります。
 特にバスや制御系の記述は、クロックを意識してRTLレベルに近い記述を
行わなければならないため、煩雑になるケースが、往々にして発生します。

 Bluespec System Verilog(BSV)は、MIT (Massachusetts Institute of
Technology)で開発された革新的な言語をベースとしたオブジェクト指向
のモデリング言語です。BSVで書かれたモデルは、テストベンチを含め、合成可能なverilog-RTLへ合成が可能です。

 BSVは、ruleという構文を使用して、条件ごとに動作の記述をおこないます。コンパイラは、この記述より競合条件を検出し、排他制御を自動で合成するため、複雑な制御の実現に大きな効力を発揮します。 
また、BSVのコンパイラは、検証用のCycle accurateなSystemCを合成可能です。したがって、煩雑になりがちなバスや制御系をBSVで記述し、SystemCレベルでの検証が可能となります。

 このSystemCとBSVの協調設計で実現する革新的な設計手法に関して、ご紹介させていただきます。

連絡先

EDA事業部 LSIソリューション室 ・
EDA事業部 EDAソリューション部 ・
メカニカルCAE事業部
LSI Solution Department EDA Devision /
EDA Solution Department EDA Devision /
Mechanical CAE Division

TEL:03-5297-3914   FAX:03-5297-3646
URL:http://www.cybernet.co.jp/

所在地

〒101-0022
東京都千代田区神田練塀町3
富士ソフトビル
FUJISOFT Bldg.3 Kanda-neribeicho,
Chiyoda-ku, Tokyo

出展者一覧 / 検索 に戻る

来場登録・マイページはこちら

主催者

同時開催

メディアパートナー

Tech-On

半導体産業新聞

EE Times Japan

このページの先頭へ

出展をご検討の方
個人情報保護方針 | 著作権について | お問い合わせ / ご意見・ご要望 | サイトマップ