出展者詳細 日本シノプシス合同会社
F-15 

日本シノプシス合同会社
Nihon Synopsys G.K.

出展物紹介


出展者セミナー

2011年
11月16日(水)
時間:10:00 〜 10:45   会場:DM3
続・今日から始めるカバレッジ・ドリブン検証 〜早期カバレッジ収束へのチャレンジ〜
杉江 誠
技術本部 ベリフィケーション・グループ 
「カバレッジ」は検証品質を定量的に評価するのに不可欠な指標です。あなたの検証カバレッジは、製品開発スケジュール通りに収束していますか?前回、ご好評を頂いたセミナーの続編です。カバレッジ・ドリブン検証について再度概説しつつ、カバレッジが思うように収束しない問題にどう取り組むかをテーマとして、収束を妨げる幾つかの典型的な要因を取り上げながら、カバレッジを短期間で効率よく収束させるための今日から使える手法をご紹介します。
2011年
11月16日(水)
時間:11:00 〜 11:45   会場:DM6
早期HW/SW検証環境をいち早く構築するハードウエア・プロトタイピング・ソリューション
大塚 藤男
技術本部  プロダクト・スペシャリスト・グループ
SoCの開発コストとリスクは年々増大傾向にあり、FPGAプロトタイプの重要性は以前にも増して高まっています。プロトタイプ早期実現の環境をいち早く構築し、いかに早く本来の目的であるSoC検証を行うかが大きな鍵となります。本セッションでは、FPGAベース・ハードウエア・プロトタイプ検証環境の早期実現方法と、大規模デザインに対応すべく進化を遂げ続けている最新の高速ハードウエア・プロトタイピング・ソリューションをご紹介します。
2011年
11月16日(水)
時間:11:00 〜 11:45   会場:E205
開発期間を劇的に短縮する全く新しい論理合成手法
佐藤 実
技術本部 インプリメンテーション・グループ
DC Explorerは、シノプシスDesign Compilerファミリーの最新ツールです。RTLやSDC制約、ライブラリが不完全な状態でも論理合成を実行でき、開発初期段階でタイミング、面積、パワーの正確な見積もりができます。DC Ultraよりも5〜10倍速い実行時間、DC Ultraによる最終的な合成結果との高い一致性、そしてRTLやSDC制約のデバッグ機能もご提供しており、設計の初期段階で、RTL、SDC制約ファイルの完成度を短時間で飛躍的に向上させることができます。本セミナーでは、DC Explorerを使用していかに設計期間を短縮していくかをご説明します。
2011年
11月16日(水)
時間:13:00 〜 13:45   会場:E205
サウンドプロセッサからAndroidまで対応するARCプロセッサコア・シリーズ
朝長 宜央
技術本部 ソリューション・グループ
ARC600/700プロセッサ・シリーズをご紹介します。ARCプロセッサ・シリーズはスケーラブルな32ビットプロセッサで抜群の面積性能比を誇ります。アプリケーション・エリアはハウスキーピングからAndroid端末まで幅広くカバー。DSPオプション/ライブラリにより様々なオーディオ・アプリケーションにも対応しています。合成可能なRTLとしてご提供しているため、FPGAからASIC/ASSPまで広範囲のデバイスにご利用いただけます。
2011年
11月16日(水)
時間:14:00 〜 14:45   会場:D11
高位合成を用いたアルゴリズム設計からRTL実装までの開発フロー (日本語セッションです)
ルーウィ ヴァレニャ
技術本部 ソリューション・グループ
次世代の携帯電話規格LTEのセル・サーチを題材に、浮動小数点アルゴリズムを固定小数点へ効率的に洗練化する手法、そして高位抽象度C++記述から自動的にRTLを合成する高位合成ツールSynphony C Compilerを用いたアルゴリズム実装フローをご紹介します。
2011年
11月16日(水)
時間:15:00 〜 15:45   会場:D11
Processor Designerを用いた特定用途向けプロセッサ開発
藤井 達治
技術本部 ソリューション・グループ
変化の激しい市場要求に合わせて、最近は固定ハードウェアから専用プロセッサ(ASIP)を中心にした柔軟性の高いシステムへと移行しています。プロセッサと言えば半導体メーカーが提供するか、自社の限られた部署で開発されるものでしたが、これからはシステム設計者が自ら、アプリケーションに特化した独自プロセッサを開発しシステムに搭載することで他社との差別化や数々のデザイン・チャレンジを克服できる時代となりました。本セミナーでは先進のASIP開発ソリューションをご紹介します。お見逃しなく!
2011年
11月16日(水)
時間:16:00 〜 16:45   会場:DM6
益々重要となるインターオペラブル プロセス デザインキット(iPDK): 最新情況、そして挑戦

IPLアライアンス ジンウェン ユアン、 TowerJazz 竹内 昭人、 STARC 坪井 邦彦
IPL(Interoperable PDK Library)アライアンスは、業界初のオープンスタンダードなインターオペラブル・プロセスデザイン・キット(iPDK)として、IPL1.0を2010年2月にリリースしました。以来、世界中の主要半導体製造メーカがiPDKに賛同し、IPLアライアンスと共にスタンダード化を推進してきました。本セッションでは、iPDKの開発及び適正検証フローをご紹介すると共に、IPLスタンダードに関するこれまでの成功事例及び今後の方向性に関して発表します。

IPL Alliance released IPL 1.0, the industry’s first open standard for interoperable PDKs (iPDKs) in February 2010. Since then many top tier foundries around the world have seen the value in investing in iPDKs and working with IPL Alliance to adopt the standard. In this session, IPL members will present iPDK development/validation flows as well as an update on the current and future success of IPL standards.
2011年
11月16日(水)
時間:16:00 〜 16:45   会場:E205
すぐ使える!ローパワー・シミュレーションのデバッグ手法と UPF 最新情報
飯田 洋一郎
技術本部 ベリフィケーション・グループ
今日、最先端の半導体開発の現場で、チップの消費電力削減への果敢なチャレンジが必須となっているのは周知の事実です。UPF パワー・フォーマットの普及によって設計効率が大幅に改善し、マルチVDDや電源遮断などの多電源設計技法が以前と比較にならないほど“極めて当り前”となった今日、設計者が最も苦戦しているのはダイナミック検証です。本セッションでは、ローパワー・シミュレーションにおける効率的なデバッグ手法、UPF 2.0の最新情報をご紹介し、高速な低消費電力検証環境を統合した MVSIM-NLP の全体像をご説明します。消費電力削減の成功を勝ち取るために、全ての設計・検証エンジニア必見のセッションです。
2011年
11月17日(木)
時間:13:00 〜 13:45   会場:DM3
バーチャル・プロトタイピングを用いたARM(R)コアベース・システムレベル設計ソリューション
池田 孝
技術本部 ソリューション・グループ
システムレベル設計では、ハードウェア/ソフトウェア開発、システム・インテグレーション・テストなど異なる作業を担当するエンジニア/会社間での協調した取り組みがプロジェクト成功に不可欠です。シノプシス仮想プロトタイプがどのように協調開発に貢献できるか、ARMコアベース・ システムレベル設計を例にソフトウェア先行開発、バス・アーキテクチャ探求手法を中心にご紹介します。
2011年
11月17日(木)
時間:14:00 〜 14:45   会場:E205
えっ!そこまでできるの!?IC Compilerで超大規模デザイン設計をこんなに簡単に♪
金岡 敏弘
技術本部 フィジカルデザイン・グループ
今日の大規模デザインは100Mゲートを超え、効率的な大規模階層設計が必須となっています。本セミナーでは、シノプシスGalaxyデザイン・プラットフォームの中核をなすフィジカル・インプリメンテーション・ツールIC Compilerに搭載された最適化可能な階層モデルを用いたトップレベルの最適化機能や、高速な“ Exploration”機能を効果的に取り入れたデザイン・プランニング手法をご紹介します。設計初期段階のフィージビリティ検証から設計最終段階の詳細インプリメンテーションに至る階層設計ソリューションをすべてお見せします!
2011年
11月17日(木)
時間:15:00 〜 15:45   会場:E205
インプリメントと並行したフィジカル検証と自動修正によりTATを削減するIC Validator
〜設計フローに統合された“インデザイン”フィジカル検証〜

妻藤 一雄
技術本部 フィジカル・ベリフィケーション・グループ
IC Validatorは、最先端のプロセス・ノードでインデザイン・フィジカル検証を行うために開発されたDRC/LVSサインオフ・ツールです。IC Compilerと緊密に統合されており、サインオフに必要な検証とエラー自動修正を設計環境内で行うことで、生産性を向上しトータルな設計期間を短縮します。IC Validatorは、スマートな負荷分散機能でCPU分散処理による処理速度の直線的な向上を実現し、特定DRCエラーやECO部分だけをインクリメンタル機能で短時間で検証します。さらにサインオフ品質のタイミングドリブン・メタルフィル挿入により、最終工程のイタレーションを劇的に削減します。本セミナーでは、現在の40/28nmプロセス・ノードはもちろん、主要なIDMやファウンドリの最新20nmプロセス・ノードで必要なダブルパターニングに対応しているIC Validatorの全貌をご紹介します。
2011年
11月17日(木)
時間:16:00 〜 16:45   会場:DM3
機能検証の要!検証IPとメソドロジの融合 (日本語セッションです)
ジャフェット チャン バアイ
技術本部 ベリフィケーション・グループ
昨今、機能検証を効率的に行う手法として UVM や VMM が高い注目と大きな期待を集めています。しかし、それをどのように実際の検証環境に取り入れて行くかが分からない…とお困りではないですか?このセッションでは、UVM 環境を構築する場合の検証 IP の適用事例を用いて、設計者が知っておくべき UVM 適用のノウハウをご説明します。加えて、 UVM や VMM 環境にシームレスに適用可能で、それらの検証メソドロジとの高い親和性を誇る「SVT Verification IP Library」の検証IP群の最新情報もご紹介します。
2011年
11月17日(木)
時間:16:00 〜 16:45   会場:E205
電源IRドロップ/EM解析ツールPrimeRailと、インプリメントと平行したパワー・インテグリティ検証による早期パワーネットワーク・クロージャを実現する“インデザイン”レール解析
望月 貴光
技術本部 フィジカル・ベリフィケーション・グループ
最先端プロセスにおける電源ノイズの影響の深刻化に伴い、設計フロー中の電源ネットワーク解析が必須となっています。また、先端デザインの設計期間の短縮要求に伴い、早期パワーネットワーク・クロージャが求められています。本セミナーでは、シノプシスがご提供する電源ネットワーク解析ツールPrimeRailと、これらの諸問題に対応した効率的かつ包括的な“設計-検証-改修”ソリューションとなる“インデザイン”レール解析をご紹介します。
2011年
11月18日(金)
時間:10:00 〜 10:45   会場:DM6
STAR Memory Systemを使用した組込みメモリのセルフテストとリペア
竹尾 啓亮
技術本部 ソリューション・グループ
シノプシスのStar Memory Systemについてご紹介します。Star Memory Systemは、統合化されたエンベデッド・オンチップ・テストと数個から数千メモリ・インスタンスのデザインのメモリ・リペアに対するコスト効率のよいソリューションです。様々なファウンダリまたはプロセス・ノードに対するリペアブル/ノン・リペアブルな組込みメモリに対応しているだけでなく、合成ベースのDFTMAX Compression とTetraMAX ATPGと連携して動作し、最大の生産性とSoCデバイスの欠陥検出を実現します。また、本セッションでは、シノプシスのSoCテスト・ソリューション全体における最新の機能改善についてもご紹介します。
2011年
11月18日(金)
時間:11:00 〜 11:45   会場:E205
スタティック・サインオフ統合環境PrimeTimeの最新情報
立石 誠司
技術本部 インプリメンテーション・グループ
PrimeTimeの新バージョン2011.06では、マルチスレッド解析をさらに強化し、STAはもとよりSI解析のパフォーマンスを改善しました。今回ECOカード作成機能の次世代エンジンをリリースし、サインオフを考慮したマルチシナリオで、IC Compilerとの親和性の高い、高速なECOカード生成が可能になりました。また、ミラー効果などによって引き起こされるテール波形の歪みをも考慮に入れた高精度な遅延計算をベースとした解析機能など、PrimeTimeの最新情報をご紹介します。
2011年
11月18日(金)
時間:13:00 〜 13:45   会場:DM6
次世代アナログ・ミックスドシグナル設計・検証ソリューション: CustomExplorer Ultra/HSPICE/XA/HSIM/Custom Designer
石井 あきの
技術本部 AMSグループ
CustomExplorer Ultraは、ミックスドシグナル検証ソリューション CustomSim/VCSと密接にリンクし、包括的なアナログ・ミックスドシグナル検証リグレッションおよびデバッグ環境をご提供します。弊社アナログ/カスタム設計環境Custom Designerや回路診断/チェック機能CustomSim CCKとのインターフェイス、マルチジョブ管理機能などにより生産性の向上に貢献します。本セミナーではCustomExplorer Ultraをはじめ、高精度デバイス・モデリングを実現する業界標準ツールHSPICE、次世代の高速SPICE「XA」など、シノプシスのアナログ・ミックスドシグナル設計検証ソリューションの全貌とその最新情報をご紹介します。
2011年
11月18日(金)
時間:14:00 〜 14:45   会場:D11
バーチャル・プロトタイピングを用いた組込みシステムの低消費電力化とパフォーマンス最適化 (日本語セッションです)
シルヴァン バヨン デ ノアイエ
技術本部 ソリューション・グループ
社会の革新の根幹をなすのは、“モバイル通信”、“常時接続”、“限られた資源の認識”です。コンシューマ・エレクトロニクス産業は、これらを考慮して携帯無線や組込みシステムを開発していかなければいけません。

コンパクト性が求められる組込み製品は、使用できるリソースや電力が限られています。そのため、限られたリソースを共有し各コンポーネントを緊密に統合することにより、パフォーマンスと消費電力の最適化を行っています。こうした開発上の要請と非常に高度な要求仕様により、開発はあらゆる段階で困難な課題に直面しています。

このセッションでは、ドライバからアプリケーション・フレームワークのレベルまでの組込みソフトウェア開発に焦点を当て、実用的な消費電力とパフォーマンスの最適化のテクニックをご紹介します。ここでは、最新LSIの機能を有効に活用する手段をサンプルチップさえない状態で検討する方法や、電力管理ソフトウェアの作成・統合・テストに関する実践的な手法をご説明します。
2011年
11月18日(金)
時間:15:00 〜 15:45   会場:E205
UPFフローのアップデートと適用事例のご紹介
粂田 寛治
技術本部 フィジカルデザイン・グループ
シノプシスは 2007年12月よりUPFを利用したローパワー・ソリューションのご提供を開始しました。そして2011年現在においては、100件を超えるUPFベースのテープアウト事例とともに、様々なお客様のデザイン開発に弊社ローパワー・フローをご採用いただいています。本セッションでは、ワールドワイドでのUPF適用状況をご紹介します。また、UPF2.0 ASICスタイルのUPFフロー、PG-pin情報を持たない旧ライブラリセルを利用したUPFフローのサポートなど、UPFに関連した新機能もあわせてご紹介します。

連絡先

フィールド・マーケティング・グループ
Field Marketing Group
TEL:03-6746-3940   FAX:03-6746-3941
E-mail:mkg_info@synopsys.co.jp
URL:http://www.synopsys.co.jp

所在地

〒158-0094
東京都世田谷区玉川二丁目21番1号 二子玉川ライズ オフィス
FUTAKO TAMAGAWA RISE OFFICE
2-21-1 Tamagawa, Setagaya-ku, Tokyo

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